Tiny Machine Learning (TinyML) applications impose uJ/Inference constraints, with a maximum power consumption of tens of mW. It is extremely challenging to meet these requirements at a reasonable accuracy level. This work addresses the challenge with a flexible, fully digital Ternary Neural Network (TNN) accelerator in a RISC-V-based System-on-Chip (SoC). Besides supporting Ternary Convolutional Neural Networks, we introduce extensions to the accelerator design that enable the processing of time-dilated Temporal Convolutional Neural Networks (TCNs). The design achieves 5.5 uJ/Inference, 12.2 mW, 8000 Inferences/sec at 0.5 V for a Dynamic Vision Sensor (DVS) based TCN, and an accuracy of 94.5 % and 2.72 uJ/Inference, 12.2 mW, 3200 Inferences/sec at 0.5 V for a non-trivial 9-layer, 96 channels-per-layer convolutional network with CIFAR-10 accuracy of 86 %. The peak energy efficiency is 1036 TOp/s/W, outperforming the state-of-the-art silicon-proven TinyML quantized accelerators by 1.67x while achieving competitive accuracy.


翻译:除了支持Ternary Convolution Connational Neal Network之外,我们还延长了加速器设计,以便能够处理时间紧张的9层、96个频道/摄氏级的神经网络。 设计实现了5.5 u J/ Inference, 12.2 mW, 8000 Inference/sec, 0.5 V, 用于动态视觉传感器(DVS)以TCN为基础的0.5 V, 准确率为94.5% 和 2.72 uJ/Inference, 12.2 mW, 3200 Inference/sec, 0.5 V, 用于非三层、9层、96个频道/摄氏级的神经网络。

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