极低功耗近/亚阈值数字电路的时序可靠性技术研究

项目名称： 极低功耗近/亚阈值数字电路的时序可靠性技术研究

项目编号： No.61306039

项目类型： 青年科学基金项目

立项/批准年度： 2014

项目学科： 无线电电子学、电信技术

项目作者： 陈黎明

作者单位： 中国科学院微电子研究所

项目金额： 25万元

中文摘要： 近/亚阈值技术是极低功耗应用领域的主流技术，但在近/亚阈值状态下，工艺偏差对电路稳定性的影响呈指数关系，因此提高亚阈值电路的稳定性，是将亚阈值技术推向实用化的关键。本课题创新地将器件模型随工艺偏差的概率分布，引入到亚阈值数字电路设计当中。研究数据/时钟路径与标准单元驱动能力的关系模型，探索合理的标准单元库设计策略；研究时钟网络单元延时和布线延时随工艺偏差的概率分布，探索最优的时钟树生成策略；研究基于Monte Carlo的寄存器建立/保持时间检查方法，探索可靠的静态时序分析策略。从而最大程度地保证电路对工艺偏差的抵御能力，为近/亚阈值技术广泛使用提供保障。

中文关键词： 亚阈值；极低功耗；工艺偏差；时序分析；低电压

英文摘要： The sub-threshold design is the most important technologies in ultra low-power applications. However, the process variation is of increasing concern in modern deep sub-micron technologies. The exponential dependence of sub-threshold currents on the threshold voltage further magnifies the impact of process variations. The project introduces the probability distribution of delay into circuit path timing check. Firstly, the sub-threshold standard cell design method is developed, by exploring the dependence model between data/clock path delay and the cell's drive capability. Then, the clock network design strategy is proposed, based on the clock delay distribution model with process variation. Finally, the Monte Carlo simulation is performed to further examine the setup/hold timing check for registers. All the methods are applied to mitigate the process variation impacts for low-power sub-threshold design.

英文关键词： sub-threshold；ultra low power；process variations；timing analysis；low voltage