【剑桥大学博士论文】针对微控制器和应用级处理器的高效空间和时间安全性，192页pdf

这篇论文探讨了在RISC-V微架构上实现Capability Hardware Enhanced RISC Instructions (CHERI)安全功能的方法。这包括针对三种不同规模的核心的实现，包括微控制器和CHERI在超标量处理器上的首个开放应用。论文调查了在开发架构和高性能微架构时需要权衡的因素。然后，这些处理器被用作一个平台，进行有关利用CHERI实现时间安全时减少开销的研究。CHERI提供了一种跨架构的现代功能描述。最初的设计是在单个MIPS处理器上进行的。基于在此背景下的成功，本论文调查了在更广泛的处理器范围内的微架构影响。为了提高采用率，这项工作是在更现代的RISC-V架构上执行的。论文还探讨了由于将CHERI适应到这个新环境而产生的架构决策对微架构的影响。首次实现是针对Piccolo和Flute微控制器。它们提出了新的权衡，例如，它们是首批支持合并寄存器文件和功能模式位的CHERI实现。在FPGA上评估了面积和频率的影响，并在一系列基准测试中调查了性能和功耗的开销。为了验证正确性，将处理器集成到新的TestRIG基础设施中。本论文还开发了CHERI在超标量乱序应用级核心RiscyOO上的首个开放实例。这由于更复杂的微架构的非常不同的设计而提出了新的问题，并突出了更多的架构权衡。同样，处理器在FPGA上进行评估，调查面积，频率，功耗和性能。这允许首次分析开销如何在不同大小的核心上有不同的扩展方式。最后，增强的处理器被用作一个平台，用于优化CHERI在时间安全性上的使用。对用于撤销扫描的架构中立模型进行了重大改进。此外，还执行了处理器特定的撤销加速，包括缓存功能标签的新方法。