项目名称: 非标准逻辑数字电路的衬底噪声建模及验证技术研究
项目编号: No.60971066
项目类型: 面上项目
立项/批准年度: 2010
项目学科: 自动化技术、计算机技术
项目作者: 朱樟明
作者单位: 西安电子科技大学
项目金额: 38万元
中文摘要: 本项目针对混合信号片上系统及射频前端SOC的设计应用,基于SMIC 0.13μ#21644;0.18μCMOS工艺,获得用于硅衬底噪声耦合分析的集成化Z参数衬底宏模型,建立高频衬底噪声耦合传输/衰减机理、数值解析模型和高层次仿真模型,用于硅衬底噪声耦合的前期仿真及抑制。比较研究异步NCL逻辑、CSL(电流型逻辑)、CBL(平衡电流型逻辑)和电流模逻辑(CML)等非标准逻辑数字电路和传统标准CMOS逻辑的衬底噪声注入效应,定量验证非标准逻辑电路在微处理器中的衬底噪声幅值。以8位1GS/s A/D转换器、900MHz模拟锁相环和2.4GHz LC-VCO设计作为高频衬底噪声耦合验证电路,研究非标准逻辑数字电路的衬底噪声耦合对CMOS高频电路性能的影响,最终获得能有效改善衬底噪声耦合效应的非标准逻辑形式。本项目将为高性能混合信号SOC 及射频前端SOC的高信噪比设计奠定必要的理论和实验基础。
中文关键词: 衬底噪声;非标准逻辑;异步逻辑电路;混合信号集成电路;CMOS
英文摘要:
英文关键词: Substrate noise;Non-standard logic;asynchronous logic circuits;Mxied-signal ICs;CMOS