多核处理器容错关键技术研究

项目名称： 多核处理器容错关键技术研究

项目编号： No.61373025

项目类型： 面上项目

立项/批准年度： 2013

项目学科： 自动化技术、计算机技术

项目作者： 汪东升

作者单位： 清华大学

项目金额： 81万元

中文摘要： 随着集成电路工艺技术不断进步，单芯片上集成数十亿晶体管成为可能。片上多核处理器为有效利用这些晶体管资源提供了一种高效、可扩展的方案。但随着集成度的不断提高，可靠性问题成为多核处理器研发和应用重要问题之一。本项目拟通过对处理器可靠性和故障分析，研究多核处理器各级Cache、片上网络（NoC）等关键模块故障时的容错技术。包括：基于组划分的Cache行级容错技术;基于网络地址映射的Cache模块级容错技术;基于最后级Cache（LLC）容量借用的NoC容错技术，以及支持容错的可重构NoC架构等关键技术。协同利用片上存储资源、维护片上可缓存地址空间完整、实现片上Cache、NoC容错是本项目研究的关键。缓存空间的网络映射技术、基于LLC的NoC重构与系统适度降级容错技术是项目研究的创新所在。因此，项目研究对于提高多核处理器的可靠性和多核应用系统的可用性具有重要的理论和实践意义。

中文关键词： 多核处理器；容错；片上网络；可重构；

英文摘要： The advancement of IC technology led to billions of transistors on die. Chip Multiprocessors provide an efficient and scalable solution to make use of those transistors. However, reliability becomes one of the key issues in the CMP architecture design wit

英文关键词： Chip Multiprocessor；Fault Tolerance；Network-on-Chip；Reconfigurable；